Riassunto analitico
Il lavoro di questa tesi consiste nello studio di un MOSFET realizzato a tecnologia di In0.53Ga0.47As mediante simulazioni TCAD con il software Synopsys Sentaurus. Il dispositivo studiato è realizzato dal gruppo di ricerca IBM - Zurich, nell’ambito del progetto UE ’III-V-MOS’. Lo scopo di questo lavoro è descrivere generalmente la tecnologia a In0.53Ga0.47As e di fornire una caratterizzazione del dispositivo analizzato attraverso l’utilizzo di modelli matematici che descrivano il comportamento fisico del dispositivo stesso. Le simulazioni sono state effettuate su due diversi tipi di processo (denominati Gate First (GF) e Replacement Metal Gate (RMG)). Questo lavoro di tesi è stato centrato sui seguenti punti: • sulla calibrazione dei risultati delle simulazioni con i dati sperimentali forniti dal gruppo di ricerca; • sull’analisi dell’effetto di parametri importanti (come la mobilità, le distribuzioni delle trappole, la resistenza d’accesso, etc.) sulle performance del transistor; • sulla definizione di funzioni di distribuzione delle trappole presenti all’interfaccia fra il gate e il canale (le cosiddette Interface Traps e Border Traps); • sul confronto fra i due tipi di processo GF e RMG, analizzando le differenze in termini di prestazioni ottenute. L’obiettivo finale di questo elaborato è dunque quello di fornire modelli per la distribuzione di trappole e di delineare linee guida volte all’ottimizzazione di questo processo a tecnologia di semiconduttori III-V.
|